Questão 11 — Paralelismo no Nível do Chip (Arquitetura de Computadores) — Serviço de Seleção do Pessoal da Marinha (SSPM) · Marinha do Brasil 2025

Arquitetura de Computadores Paralelismo no Nível do Chip

Serviço de Seleção do Pessoal da Marinha (SSPM) 2025

Marinha do Brasil · Quadro Técnico do Corpo Auxiliar da Marinha (CP-T) — Informática · Caderno Amarela

Gabarito disponível

Segundo Tanenbaum (2013), duas das possibilidades existentes para o ganho de velocidade no chip são o:

Selecione uma alternativa A) paralelismo no nível da compilação e o aumento de memória cache. B) multithreading no chip e o paralelismo no nível da instrução. C) aumento de memória secundária e a duplicação da MMU (Memory Management Unity). D) uso de processadores de 64 bits sem registradores e a ausência de memória cache. E) uso de programas compilados em linguagem de alto nível e de co-processadores.

Resolução comentada

Ganho de velocidade no chip: multithreading e paralelismo no nível da instrução.

Tanenbaum apresenta o paralelismo no chip em três frentes: paralelismo no nível da instrução (pipelines, superescalares), multithreading no chip e multiprocessadores no chip. Por isso a alternativa B traz duas possibilidades reais citadas pelo autor.

Análise das alternativas

A) Paralelismo na compilação e mais cache não são as categorias de paralelismo no chip do autor. C) Memória secundária e duplicação da MMU não aceleram o chip dessa forma. D) Processador de 64 bits sem registradores e sem cache é um absurdo técnico. E) Linguagem de alto nível e co-processadores não são técnicas de paralelismo no chip.

Referência: TANENBAUM, A. S. Organização Estruturada de Computadores, 6ª ed., 2013, cap. 8 (Arquiteturas de computadores paralelos).

Resolução comentada do VaiConcursos.